信号分为数字信号和模仿信号，所以芯片也分为数字芯片和模仿芯片，我们在互联网上看到芯片设计全流程普通多指数字芯片的设计流程，关于模仿芯片设计流程的引见十分少，今天我就依据网上的材料加上我个人的了解，给大家讲一讲模仿芯片的设计流程。（并非专业人士，如有错误请指正）

第一步
根据设计需求，制定电路设计指标（这个对应数字芯片中的spec文档）

第二步
依据电路设计指标，选用相应的架构

第三步，交互式电路图设计

对于模仿芯片设计而言，设计时是不可以用Verilog代码来设计的，这也是模仿设计与数字IC设计最大的区别，不能用代码描绘，就只能用图形化的办法来对模仿电路进行设计，有点相似于我们常见的CAD制图，这也是为什么这一步叫交互式电路图设计。比拟常用的工具有Cadence公司的Virtuso、Laker、Epd（workview），其中Cadence自带有仿真器spectra能够完成从电路图输入到电路原理图仿真，以及依据电路图得到幅员并且能够应用cadence的其他工具插件完成完好的幅员考证，从而完成整个模仿电路芯片的设计流程。Cadence的全系列设计软件进行模仿电路设计是最为便当的，所以市场上主要用的是Cadence公司的软件。

第四步，电路仿真
这一步相似于数字IC设计里的功用考证，电路图画出来了，总要检验一下画的对不对，用软件跑个仿真，看一下波形图能否跟设计的分歧。

以上都是模仿设计工程师的工作，这里和数字芯片的不太一样，就是设计和检查的工作都得模仿设计工程师来干。

接下来就是模仿幅员工程师的工作了。

第五步，模仿幅员设计
这里的幅员并不是电路图，而是交给芯片制造厂用于制造掩膜版的设计图纸（掩膜版不晓得的小同伴，先去理解芯片制造的相关学问），浅显一点讲，模仿幅员工作就是把电路图变成详细的掩膜版制造图纸。数字芯片设计流程中也有这个环节，毕竟无论是数字芯片还是模仿芯片都需求掩膜版来制造，只不过数字芯片设计里的后端幅员是依据约束，引导EDA工具来完成自动连线生成相应的幅员。

举个简单的例子，麒麟980芯片号称有56亿个晶体管，这颗芯片的布线工作假如给模仿幅员工程师来手工摆放，手工连线，估量要连一辈子吧。但是假如由EDA tool来完成这样范围的规划布线，大约只需求一两周时间。

模仿幅员为什么不能用EDA工作来布线呢？

数字芯片设计中只需思索三个需求优化的主要要素：时序、功耗和面积，创立规范单元库是一项复杂的自定义任务，但是一旦有了一个具有多种输出驱动强度的双输入与非门，就无需一遍又一遍地创立新的晶体管级幅员。

而模仿芯片设计中，噪声、失真、电压摆幅等等要素都是需求优化，在这些指标中常常会互相影响，就需求设计人员依据经历来进行折中。在模仿电路中，较长的布线会使电路的电容增加，这会对噪声、失真、频率响应等许多要素形成负面影响。多年来，人们在将模仿幅员设计自动化方面进行了诸多尝试，但都没有胜利。所以模仿设计中需求一个单独的岗位就是幅员工程师，来特地担任模仿幅员的绘制。

第六步，幅员的考证
任何设计都需求考证能否正确，幅员也不例外，主要包括设计规则检查(DRC)、电路图幅员对照检查(LVS)、幅员的电路提取(NE)、电学规则检查(ERC)和寄生参数提取(PEX)。

设计规则检查(Design Rule Checking,DRC)是幅员考证中的重要工具，包括设计规则检查，检查连线间距、连线宽度等能否满足工艺请求。浅显的讲就是设计的图纸是不是和厂家的技术规范不断，5纳米、7纳米，28纳米不同工艺的布线宽度肯定是不一样的。电路图幅员对照检查(LVS)也叫物理考证，我们前面讲了模仿幅员是把电路图转化成幅员，这一步就是检查转化的对不对。

第七步，后仿真
依据提取的寄生参数，再用软件考证一下，能否完成想要的功用和性能。在以上的过程中发现错误都需求重复的修正。

第八步，生成GDS文件，交给芯片制造厂流片
以上就是我了解的模仿电路设计流程，希望可以对大家有所协助。
(科技产业责编：陈峰 )